Ключевым техническим преимуществом, согласно описанию, является снижение задержки при доступе к данным. В патенте указано, что типичная задержка традиционного «плоского» L2-кэша объемом 1 МБ составляет 14 циклов, в то же время, предложенная многослойная конструкция позволяет сократить этот показатель до 12 циклов для того же объема. Достижение более низкой латентности стало возможным благодаря центральному расположению вертикальных межслойных соединений (through-silicon vias, TSV). Такой подход уравнивает задержку до разных частей кэш-памяти в стеке.
Помимо повышения производительности, технология сулит преимущества в энергоэффективности. Более короткий цикл доступа означает меньшее время активности кэша и более ранний переход в состояние низкого энергопотребления и, как следствие, к общему снижению энергопотребления и тепловыделения.
В настоящее время AMD успешно применяет трехмерную упаковку для увеличения объема L3-кэша в своих процессорах Ryzen и EPYC серий X3D. Исследование возможности «вертикального» масштабирования более быстрого, но обычно меньшего по объему L2-кэша, указывает на возможное направление развития будущих чипов компании, будь то CPU или GPU. Реализация подобных решений в коммерческих продуктах, если она состоится, ожидается не раньше, чем через несколько лет.
🐺 Новое DLC для «Ведьмака 3» гарантировано выйдет — уверяют аналитики
+2
Поделиться:
PC НовостиЖелезо и технологииAMDпроцессоры
Об авторе
Snapdragon X2 Plus в синтетических тестах обгоняет Intel и AMD
Частично открытый код: AMD опубликует исходники FSR 4, но не полностью
AMD изучает вариант экспериментального запуска FSR 4 на видеокартах RDNA 3
Видеокарты AMD RDNA 5 выйдут после видеокарт NVIDIA RTX 60
AMD тестирует энергоэффективные процессоры Zen 6 для ультрабуков
По материалам: vgtimes.ru
